Imec 是世界上*进的半导体研究公司，最近在比利时安特卫普举行的 ITF 世界活动上分享了其亚 1 纳米硅和晶体管路线图。该路线图让我们了解了到 2036 年公司将在其实验室与台积电、英特尔、Nvidia、AMD、三星和 ASML 等行业巨头合作研发下一个主要工艺节点和晶体管架构的时间表，在许多其他人中。该公司还概述了向其所谓的 CMOS 2.0 的转变，这将涉及将芯片的功能单元（如 L1 和 L2 缓存）分解为比当今基于小芯片的方法更先进的 3D 设计。
提醒一下，10 埃等于1纳米，因此Imec的路线图包含亚“1 纳米”工艺节点。该路线图概述了标准 FinFET 晶体管将持续到 3nm，然后过渡到新的全栅 (GAA) 纳米片设计，该设计将在 2024 年进入大批量生产。Imec绘制了 2nm和A7（0.7nm）Forksheet设计的路线图，随后分别是A5和A2的CFET 和原子通道等突破性设计。
随着时间的推移，转移到这些较小的节点变得越来越昂贵，并且使用单个大芯片构建单片芯片的标准方法已经让位于小芯片。基于小芯片的设计将各种芯片功能分解为连接在一起的不同芯片，从而使芯片能够作为一个内聚单元发挥作用——尽管需要权衡取舍。
Imec 对 CMOS 2.0 范式的设想包括将芯片分解成更小的部分，将缓存和存储器分成具有不同晶体管的自己的单元，然后以 3D 排列堆叠在其他芯片功能之上。这种方法还将严重依赖背面供电网络 (BPDN)，该网络通过晶体管的背面路由所有电力。
让我们仔细看看 imec 路线图和新的 CMOS 2.0 方法。
正如您在上面的相册中看到的那样，随着节点的进步，该行业面临着看似无法克服的挑战，但对更多计算能力的需求，尤其是对机器学习和人工智能的需求呈指数级增长。这种需求并不容易满足。成本飙升，而高端芯片的功耗稳步增加——功率缩放仍然是一个挑战，因为 CMOS 工作电压顽固地拒绝低于 0.7 伏，并且持续需要扩展到更大的芯片带来了电源和冷却挑战，这将需要全新的规避解决方案。
虽然晶体管数量在可预测的摩尔定律路径上继续翻倍，但其他基本问题也越来越成为每一代新一代芯片的问题，例如互连带宽的限制严重落后于现代 CPU 和 GPU 的计算能力，从而阻碍了性能并限制这些额外晶体管的有效性。
imec 晶体管和工艺节点路线图
不过，速度更快、密度更大的晶体管是首要任务，而这些晶体管的*波浪潮将伴随着 2024 年以 2nm 节点首次亮相的 Gate All Around (GAA)/Nanosheet 器件，取代为当今*技术提供动力的三栅极 FinFET 。GAA 晶体管赋予晶体管密度和性能改进，例如更快的晶体管开关，同时使用与多个鳍片相同的驱动电流。泄漏也显著减少，因为沟道完全被栅极包围，调整沟道的厚度可以优化功耗或性能。
我们已经看到多家芯片制造商采用了这种晶体管技术的不同变体。行业*台积电计划其带有 GAA 的 N2 节点将于 2025 年量产，因此它将是最后采用新型晶体管的。英特尔采用“intel 20A”工艺节点的四层 RibbonFET具有四个堆叠的纳米片，每个纳米片完全由一个门包围，并将于 2024 年首次亮相。三星是*家生产用于运输产品的 GAA，但小批量 SF3E pipe-cleane的节点不会看到大规模生产。相反，该公司将在 2024 年推出其用于大批量制造的先进节点。
提醒一下，10 埃 (A) 等于 1 纳米。这意味着 A14 是 1.4 纳米，A10 是 1 纳米，我们将在 2030 年的时间框架内与 A7 一起进入亚 1 纳米时代。但请记住，这些指标通常与芯片上的实际物理尺寸不匹配。
Imec 预计 forksheet 晶体管从 1nm (A10) 开始，一直到 A7 节点 (0.7nm)。正如您在第二张幻灯片中看到的那样，该设计分别堆叠 NMOS 和 PMOS，但使用电介质势垒将它们分开，从而实现更高的性能和/或更好的密度。
互补 FET (CFET：Complementary FET) 晶体管在 2028 年首次以 1nm 节点 (A10) 出现时将进一步缩小占位面积，从而允许更密集的标准单元库。最终，我们将看到带有原子通道的 CFET 版本，进一步提高性能和可扩展性。CFET 晶体管（您可以 在此处阅读更多相关信息）将 N 型和 PMOS 器件堆叠在一起以实现更高的密度。CFET 应该标志着纳米片器件缩放的结束，以及可见路线图的结束。
然而，将需要其他重要技术来打破性能、功率和密度缩放障碍，imec 设想这将需要新的 CMOS 2.0 范例和系统技术协同优化 (SCTO)。
STCO 和背面供电
在*别，系统技术协同优化 (STCO：system technology co-optimization) 需要通过对系统和目标应用程序的需求建模来重新思考设计过程，然后使用这些知识来为创建芯片的设计决策提供信息。这种设计方法通常会导致“分解”通常作为单片处理器的一部分的功能单元，例如供电、I/O 和高速缓存，并将它们拆分为单独的单元，以通过使用不同的方法针对所需的性能特性优化每个单元类型的晶体管，然后也提高了成本。
完全分解标准芯片设计的目标之一是将高速缓存/内存拆分到 3D 堆叠设计中它们自己的不同层（更多内容见下文），但这需要降低芯片堆栈顶部的复杂性。改造后端生产线 (BEOL：Back End of Line) 流程，重点是将晶体管连接在一起并实现通信（信号）和电力传输，是这项工作的关键。
与当今从芯片顶部向下向晶体管传输功率的设计不同，背面配电网络 (BPDN：backside power distribution networks ) 使用 TSV 将所有功率直接路由到晶体管的背面，从而将功率传输与保留在其内部的数据传输互连分开另一边的正常位置。将电源电路和数据传输互连分开可改善压降特性，从而实现更快的晶体管开关，同时在芯片顶部实现更密集的信号路由。信号完整性也有好处，因为简化的布线可以更快地连接电阻和电容。
将供电网络移至芯片底部可以更轻松地在裸片顶部进行晶圆到晶圆的键合，从而释放在存储器上堆叠逻辑的潜力。Imec 甚至设想可能将其他功能转移到晶圆的背面，例如全局互连或时钟信号。
英特尔已经宣布了自己的 BPDN 技术版本，称为PowerVIA，将于 2024 年以intel 20A 节点首次亮相。英特尔将在即将举行的 VLSI 活动中透露有关该技术的更多细节。同时，台积电也宣布将BPDN引入其2026年量产的N2P节点，因此这项技术将落后于英特尔相当长的一段时间。也有传言称三星将在其 2nm 节点采用该技术。
CMOS 2.0：真正的3D芯片之路
CMOS 2.0 是 imec 对未来芯片设计愿景的*之作，涵盖了全 3D 芯片设计。我们已经看到 AMD 第二代 3D V-Cache 的内存堆叠，将 L3 内存堆叠在处理器之上以提高内存容量，但 imec 设想整个缓存层次结构包含在其自己的层中，具有 L1、L2 和 L3 缓存垂直堆叠在构成处理核心的晶体管上方的自己的芯片上。每个级别的缓存都将使用最适合该任务的晶体管创建，这意味着 SRAM 的旧节点，随着SRAM 缩放速度开始大幅放缓，
这变得越来越重要. SRAM 缩小的规模导致缓存占用了更高比例的裸片，从而导致每 MB 成本增加，并阻碍了芯片制造商使用更大的缓存。因此，将 3D 堆叠的缓存转移到密度较低的节点所带来的成本降低也可能导致比我们过去看到的缓存更大的缓存。如果实施得当，3D 堆叠还可以帮助缓解与较大缓存相关的延迟问题。
这些 CMOS 2.0 技术将利用 3D 堆叠技术（如晶圆到晶圆混合键合）来形成直接的芯片到芯片 3D 互连。
正如您在上面的专辑中看到的那样，Imec 也有一个 3D-SOC 路线图，概述了将 3D 设计结合在一起的互连的持续缩小，从而在未来实现更快、更密集的互连。这些进步将在未来几年通过使用更新类型的互连和处理方法来实现。
