最近，英特尔副总裁兼技术开发负责人Ann Kelleher 在IEDM 2022的相关记者会上表示，英特尔正在按订定里程碑前进。根据这些里程碑，英特尔步入正轨，且处于领导地位。
Ann Kelleher 进一步指出，公司已准备进入Intel 4 制程，2023 下半年转至Intel 3 制程。虽然Intel 7 这种专有名词可能与芯片实际生产关系不大，但Ann Kelleher 表示，公司的团队正在努力推动制程发展，以恢复英特尔昔日荣光。她也说研发预算受高层允诺保障，不会受公司成本削减影响。在她的介绍中，还重申了英特尔在2030年之前实现开发具有超过一万亿晶体管处理器的承诺。
之所以会发出这样的豪言，根源在于英特尔在刚过去的IEDM 2022上发布了多篇论文，在其中更是涉及了公司在2D材料晶体管、3D集成以及存储等技术方面的进展。在这里，我们整合一下，以飨读者。
将硅芯片堆叠连接密度增加10倍的方法
熟悉芯片产业的读者应该了解，在过去多年的发展中，晶体管密度的增长速度大致符合摩尔定律，但当今芯片的经济性并没有以同样的速度提高——随着我们转向更密集的节点，每个晶体管的价格正在上涨。此外，一些芯片元件（如模拟和缓存）的扩展性差，使事情进一步复杂化。
因此，该行业正在集体转向基于Chiplet的高性能芯片设计。
但是，任何基于 chiplet 的设计的首要目标是在利用基于 chiplet 的方法的经济效益的同时，保留单芯片单片处理器内部数据路径的功耗和性能（延迟、带宽）的*属性，例如采用前沿工艺制造良率更高的chiplet，使用较旧、较便宜的节点来实现密度改进较小的其他一些功能的能力。
因此，半导体霸权的战场正在从晶体管的速度转移到互连的性能，硅中介层 (EMIB) 和混合键合技术等新技术成为提高经济性的前沿。
然而，这些方法仍然会导致不可避免的性能、功耗和成本权衡。英特尔在本届IEDM上带来了他们名为《Enabling Next Generation 3D Heterogeneous Integration Architectures on Intel Process》的演讲。在其中阐述了他们新的“Quasi-Monolithic Chips”(QMC) 3D 封装技术希望解决这个问题。
顾名思义，英特尔的 QMC 旨在提供与内置在单个芯片中的互连几乎相同的特性。
我们知道，用于堆叠和电连接形成chiplet的die的技术可大致分为两种类型：微凸点连接和混合键合。Hybrid bonding是一种理论上可以缩短连接间距，换句话说，可以增加连接密度（面积密度）的技术。而英特尔所介绍的QMC 是一种新的混合键合技术。
从相关报道可以看到，混合键合有三大优势，*为可以达到超细间距与超小接点尺寸，故可以达到超高I／O 数目；第二，由介电材料接合取代底部填充剂可以省去填充成本；第三，覆混合键合则几乎没有厚度，未来发展的3D 封装技术需要堆叠非常多层芯片，因此利用混合键合可以大幅减少总体厚度。
这也正是英特尔做出这个选择的原因。
据英特尔在其最新论文中介绍，新方案的间距小于 3 微米。这在他们去年 IEDM 上提交的研究相比，其能效和性能密度提高了 10 倍。在之前的论文中，他们介绍了一种 10 微米间距的方法，但根据新论文的公布，获得了 10 倍的改进换而言之此，英特尔在短短几年内找到了实现 100 倍改进的途径，这表明该公司在混合键合方面的工作正在迅速加速。值得一提的是，QMC 还可以让多个小芯片相互垂直堆叠。
英特尔强调，该方案还能实现令人难以置信的每平方毫米数十万个连接的互连密度和可与单片处理器相媲美的功耗（以每比特皮焦耳 - Pj/b 为单位）。
1nm工艺以下的晶体管选择：二维材料
根据英特尔之前公布的工艺路线图，在不久的将来，他们将跨入到“埃”时代。这其实也是英特尔、imec和ASML都知名企业和研究机构对芯片制造的未来发展展望。但正如英特尔等晶圆厂从二维晶体管向三维晶体管，再向GAA晶体管转变一样。在硅材料的物理限制前面，他们也需要寻找新的解决方案。
二维材料就成为了他们的选择。
正如大家所了解的一样，随着晶体管的密度增加与栅极长度缩小，直接面临的物理限制之一是短沟道效应，其根本原因为沟道区间的载子同时被栅极与源极/漏极所分享，源极和漏极的接面所造成的空乏区穿透到沟道区间，导致有效沟道长度缩小，使得栅极控制电流的能力减小。
短沟道效应发生时元件特性改变，包含临界电压降低、次临界斜率降低、这些效应都导致漏电流增加，严重阻碍晶体管持续缩小的进程。欲避免短沟道效应，栅极长度须大于自然长度的6倍，而此自然长度与沟道的厚度成正比，而以TMD（transition metal dichalcogenides：过渡金属二硫化物）为沟道的场效应晶体管（FET）被认为是实现亚纳米节点晶体管的强大基础技术。
这主要是因为二维TMD没有垂直于材料平面的键结，即使在单层的二维TMD也有高载子迁移率的特性，这已接近沟道厚度所能达到之极小值–即数个原子层，因此使用二维TMD做为沟道材料可以避免短沟道效应，得以制作更小的晶体管。
相关资料指出，由于缺乏垂直于材料平面的键结，其电荷载子被局限于二维材料平面，因此二维TMD富有异于块材TMD的基本性质，并可能广泛的应用于催化、电子学、光子学等领域。此外，二维TMD的载子浓度较低，可以有效地以电场控制载子浓度，这是所有二维材料所共有的特性，根据此特性可以制做二维TMD的场效晶体管。
二维TMD场效晶体管的元件特性与传统场效晶体管具有相似之处，可以应用于电子及化学感测领域。二维TMD场效晶体管的优值（figure of merit）之一为载子迁移率，一般依元件质量的不同有很大的分布范围，以MoS2场效晶体管为例约在1-1000 cm2/Vs，若利用特殊的元件设计制作高质量的MoS2场效晶体管则可提高载子迁移率到34,000 cm2/Vs，如此高的载子迁移率显示二维TMD具有很高的应用潜力。在与传统场效晶体管相比较，二维TMD场效晶体管也有其特殊之处。
在本届的IEDM上，英特尔展示了他们在该领域的两项研究成果。其中一个将以“Gate length scaling beyond Si: Mono-layer 2D Channel FETs Robust to Short Channel Effects”）为标题进行介绍。如文中所述，他们采用了典型的 TMD 二硫化钼 (MoS2) 作为沟道材料，并制作了具有 25 nm 短源漏距离的 FET 原型。具有顶栅和底栅的双栅 FET 的亚阈值斜率 (SS) 为 75 mV/dec，接近了理想晶体管的亚阈值斜率。
二维沟道材料的厚度使得建立与纳米带的电连接成为一项艰巨的任务，这也是英特尔的另一项研究成果“Characterization and Closed-Form Modeling of Edge/Top/Hybrid Metal-2D Semiconductor Contacts”所致力于解决的问题。在其中，他们构建了一个模型来模拟具有二维材料沟道的晶体管中沟道的接触电阻。当中二维材料为二硫化钼（MoS2），接触电极的金属为金（Au）。英特尔在上面模拟了电阻如何根据横向重叠长度和垂直间隙长度而变化。
展望未来：制程、材料和设备架构创新以及 DTCO 和 STCO
在今年二月，Ann Kelleher发布了一篇名为《Moore’s Law – Now and in the Future》的社论，在文章中她谈到，在当前，大家都在围绕着制程和封装创新，以延续摩尔定律。
例如英特尔将伴随英特尔Intel 20A工艺推出的RibbonFET晶体管（英特尔的GAA晶体管）、业界*背面供电架构PowerVia、High-NA EUV光刻机，Foveros、Foveros Omni 和 Foveros Direct等封装技术，就是英特尔当前正在投入研发的芯片技术。
展望未来，英特尔的研究的重点之一是微缩技术，以在同一区域提供更多晶体管。这包括创新的光刻技术进步，例如分子的定向自组装 (DSA)：directed self-assembly，以提高线边缘粗糙度和边缘放置精度. 英特尔同时还研究只有几个原子厚的新型材料，以制造更薄的晶体管，缩小它们的整体尺寸。
“除了这些创新之外，我们正在建立可行的能力，以使用先进的封装技术（例如具有不断减小的垂直接口间距的混合键合）将晶体管垂直堆叠在同一块硅片上或作为小芯片。将新材料、晶体管架构创新、光刻技术突破和封装发明作为自由度，设计师只会受到他们想象力的限制。”Ann Kelleher在文章中强调。
与此同时，英特尔还在拥抱量子领域，不仅仅是以量子计算的形式，而是通过探索物理学和材料科学中的新概念，这些概念有朝一日可能会彻底改变世界的计算方式。
Ann Kelleher在文章中表示，摩尔定律的长期发展需要克服当前基于 CMOS 的计算的功耗要求的指数增长. 为了继续，将需要在环境室温下扩展在材料（称为量子材料）中使用量子效应的超低功耗解决方案。
“在 2021 年的 IEDM 上，英特尔报告了Beyond CMOS 器件研究的一个巨大里程碑：磁电自旋轨道逻辑器件的首次功能演示，其读写组件可在室温下运行。自旋轨道输出模块和磁电输入模块一起集成到器件中，通过施加输入电压实现磁化状态反转。凭借其实现更高功能多数门（相对于 NAND 和 NOR 门）的能力，构成超低功耗多数门的三个 MESO 器件可以实现一个 1 位加法器，否则这将需要 28 个 CMOS 晶体管。”Ann Kelleher在文章中说道。
如文章开头的章节所述，Ann Kelleher在年初文章中预期的创新在公司IEDM 2022的论文中逐渐披露。Ann Kelleher 博士在今年的IEDM上还发表了特别演讲，谈到了她和英特尔对芯片未来发展的最新观点。
她在演讲中说道，75 年来，晶体管和集成电路 (IC) 创新一直是电子设备扩展的基本引擎。摩尔定律预测功能集成会随着时间的推移而增加，它继续建立在半导体工艺缩放的基础上。而随着功能集成需求的增加，协同优化机会的类别变得普遍，我们也已利用设计技术协同优化 (DTCO)。最近，业界开始实施系统技术协同优化 (STCO) 技术以进一步推进功能集成。
“如今，该行业在利用持续的技术扩展优化系统性能方面面临着一系列新的挑战和机遇。提供有效的内存带宽和高效的功率传输是将技术扩展转化为系统性能的关键挑战。此外，核心逻辑（标准单元）和缓存 (SRAM) 的差异扩展率与 HPC 架构对高缓存/核心的需求相结合，通过将大型缓存与*进的节点分离来推动机遇。这需要在芯片和晶圆堆叠方面进行重大且可扩展的创新，以实现*性能和总成本。”Ann Kelleher在文章中说。
“展望未来，半导体制程、材料和设备架构创新以及 DTCO 和 STCO 将继续成为扩展技术以实现下一代加速计算机需求的重要创新途径。”Ann Kelleher强调。
